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Arquitetura do Pentium III
O Pentium III [Keh99] é baseado no projeto da microarquitetura P6 out-of-order capaz de extrair paralelismo implícito assim como explícito.
Os Pontos importantes desse Pentium são:

  • Implementação do conjunto de instruções conhecidas por ISSE (Internet Streaming Single-Instruction Extension), permitindo atender aplicações de vídeo e reconhecimento de voz.

  • Arquitetura para suprir alta banda de passagem para a memória e minimização da latência de memória.


  • Pentium III é a primeira implementação do Internet SSE que contém 70 novas instruções com as seguintes categorias:

  • SIMD FP instruções para operar em precisão de 4 números

  • Instruções de FP escalares

  • Instruções de cache, incluindo prefetch

  • Instruções de controle

  • Instruções de conversão de dados

  • Instruções para extensão em mídia, tais como PSAD e PSVG que aceleram a codificação e a decodificação


  • Além dessas instruções ele traz:

  • Previsão de execução dos múltiplos caminhos do programa.

  • Análise do fluxo de dados, determinando as dependências de dados entre instruções para permitir um escalonamento reordenado das instruções.

  • Execução especulativa de instruções, permitindo um escalonamento otimizado de instruções, de forma a manter ocupadas o máximo possível as unidades de execução.


  • A arquitetura possui 2 caches de 16KB de nível L1 separadas, uma para os dados e outra para as instruções.

    A cache L1 de dados permite o acesso rápido a dados recentemente usados incrementando o desempenho do sistema.

    A cache de nível L2 (disponível para algumas versões), de 256 KB, conhecida por ATC (Advanced Transfer Cache), permite uma maior vazão de dados entre a cache de nível 2 e o núcleo do processador reduzindo a latência de acesso a cache de dados. Algumas versões podem ter uma cache de 512 KB unificada para instruções e dados.

    Do ponto de vista barramento, para atender a cache de nível 2, o Pentium III emprega um barramento dedicado de 64-bit. A arquitetura possui dois sistemas de barramentos independentes o DIB (Dual Independent Bus) : Um para a cache L2 outro para atender o resto do sistema.

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